用Verilog实现一个简易RISC-V指令集CPU软核。
本次实验是重庆大学2022级弘深计算机拔尖班计算机组成原理的实验项目。
在开始做实验之前，首先要对CPU的物理结构和数据是如何在regfile, ram, rom中传输的有比较清晰的认知。建议观看视频: 从0到1设计一台计算机，掌握理论知识。
在看完视频后，可以先跟着这个教你写一个简单的CPU视频，实现一个简单的MIPS指令集CPU软核，掌握实践知识。不用完全写对，跟着写一遍知道各个模块是如何互相运作的即可。因为视频中没有测试文件测试各个模块，都是一口气写下来的。所以最终版仿真是跑不起来的，因为存在诸多bug。
在以上两个内容完成后，即可自己动手写一个RISC-V指令集的CPU软核了。
思路
等待结构图中... ...